A: reg1=1’b0, reg2=1’b0
B: reg1=1’b0, reg2=1’b1
C: reg1=1’b1, reg2=1’b0
D: reg1=1’b1, reg2=1’b1
举一反三
- 1、下面的代码综合后，存在几个触发器？（B）module reg_test(clk,in1,out1);input clk;input in1;output out1;reg reg1,reg2,reg3,out1;always@(posedge clk)beginreg1 = in1;reg2 = reg1;reg3 = reg2;out1 = reg3;endendmodule A: 4 B: 3 C: 0 D: 1
- 如果reg1:=Abs(reg2);如果reg2为-2，则，reg1为? A: 1 B: -1 C: 2 D: -2
- 下列是基于过程块的组合逻辑建模的代码，设计正确的是（ ） A: reg y;reg a,b,clear;...always@* if(clear) y=1'b0;always@* y=a & b; B: always@* if (clear) y=1'b0; else y=a&b; C: always@(a) y=a & b; D: reg [1:0] s;...case(s) 2'b00:y=1'b1; 2'b10:y=1'b0; 2'b11:y=1'b1;endcase
- 以下程序运行完成以后，reg1 和reg2分别为多少 reg1 := 0; reg2 := 0; FOR i FROM 1 TO 4 DO FOR j FROM 1 TO 3 DO reg1 := reg1 + 1; ENDFOR reg2 := reg2 + 1; ENDFOR A: 3 ，4 B: 4，12 C: 12,4 D: 12,3
- 以下赋值指令写法正确的是( )。 A: eg1==reg2 B: eg1=reg2 C: eg1:=reg2 D: eg1!=reg2 参考答案:C 98.以下程序“reg1:=2;FOR i FROM 1 to 3 STEP 2 DO reg1:=reg1+2; ENDFOR” 的执行结果 reg1 为( )。<br>2 4 6 8
内容
- 0
下列语句运行一次后，reg2的值为（ ）。 reg2:=0; FOR reg1 FROM 1 TO 5 DO reg2:=reg1+reg2; ENDFOR A: 10 B: 15 C: 17 D: 21
- 1
接上题，（2）应该填写（ ）。 A: (rst==1'b0) B: (rst==1'b1) C: (en==1'b0) D: (en==1'b1)
- 2
将reg2数值赋值给reg1的指令是（ ）。 A: reg1=reg2 B: reg2=reg1 C: reg1:=reg2 D: reg1==reg2
- 3
编写三人表决器设计，根据少数服从多数原则，以下代码设计合理的是（ ）。注：1-赞成/通过 0-反对/否决 A: assign result=d0+d1+d2; assign u=(result>=2)?1’b1:1’b0; B: assign result=d0+d1+d2; assign u=(result>=2)?1’b0:1’b1; C: assign u=((d0+d1+d2)>2)?1’b0:1’b1; D: assign u=((d0+d1+d2)>2)?1’b1:1’b0;
- 4
下列Moore型状态机采用Verilog语言说明部分正确的是： A: parameter [2:0] s0=0, s1=1,s2=2,s3=3,s4=4;reg [2:0] current_state, next_state; B: parameter [1:0] s0=0, s1=1,s2=2,s3=3,s4=4;reg [1:0] current_state, next_state; C: TYPE FSM_ST IS (s0, s1,s2,s3,s4); SIGNAL current_state, next_state: FSM_ST; D: typedef enum {s0, s1,s2,s3,s4} type_user;type_user current_state, next_state