举一反三
- 以下程序中，clk_50M为50MHz输入时钟，若想输出clk为2Hz的方波，则cnt的判断条件设置为多少？（） always@(posedge clk_50M) begin if (cnt == ? ) begin clk2_hz = 1'b1; cnt = 0; end else begin cnt = cnt + 1; clk2_hz = 1'b0; end end always@(posedge clk2_hz) clk =~ clk;
- 在以下程序中，Clk_50M为频率为50MHz的系统时钟，则下列说法中正确的有reg Clk; reg [31:0] Cnt;always@(posedge Clk_50M or negedge Rst)begin if(!Rst) begin Cnt [= 1; Clk <= 1; end else begin if(Cnt ]= 25000000) begin Cnt <= 1; Clk <= ~Clk; end else Cnt<= Cnt + 1; endend A: 该模块为同步复位 B: 该模块的功能是分频器 C: 若系统时钟频率为50MHz，则输出Clk的频率为2MHz D: 该程序为时序逻辑电路
- 在以下程序中，Clk_50M为频率为50MHz的系统时钟，则下列说法中正确的有reg Clk; reg [31:0] Cnt;always@(posedge Clk_50M or negedge Rst)begin if(!Rst) begin Cnt <= 1; Clk <= 1; end else begin if(Cnt >= 25000000) begin Cnt <= 1; Clk <= ~Clk; end else Cnt<= Cnt + 1; endend A: 该模块为同步复位 B: 该模块的功能是分频器 C: 若系统时钟频率为50MHz，则输出Clk的频率为2MHz D: 该程序为时序逻辑电路
- 补充完整如下带同步清零，异步复位功能的4位累加器： module add4b (clk, rstn,clr，cnt); input clk, rstn, clr; output reg [3:0] cnt; always @(posedge clk or ___1____ rstn) if (___2___) cnt <= 4'b1111; else if (____3____) cnt <= 4'b0; else cnt <= cnt + 1'b1;
- 关于以下分频器程序中，clk为系统时钟，则该分频器的分频数是多少？输出信号的占空比是多少？always@ (posedge clk) begin if (divider==M) begin carry<=1; divider<=P; end else begin divider<=divider+1; carry<=0; end end
内容
- 0
要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1'b0;; else if (3) q<=data;endendmodule（1）应该填写（ ）。 A: @(posedge clk ) B: @(posedge clk or posedge rst or en) C: @(posedge clk or negedge rst) D: @(posedge clk or negedge rst or en)
- 1
(多选题, 2分)时钟上升沿检测语句可以是？ A: CLK'EVENT AND CLK='1' B: CLK'EVENT AND CLK='0' AND CLK'LAST_VALUE='1' C: CLK'LAST_VALUE='1' AND CLK='0' D: RISING_EDGE(CLK) E: FALLING_EDGE(CLK) F: CLK'EVENT AND CLK='1' AND CLK'LAST_VALUE='0' G: CLK'LAST_VALUE='0' AND CLK='1'
- 2
在Verilog语言中，下列对时钟上升沿检测描述中正确的是________ A: posedge clk B: negedge clk C: if clk’event and clk = ‘0’ then D: if clk’stable and not clk = ‘1’ then
- 3
always begin # 5 clk=0；# 20 clk=~clk ；end 产生的波形下列说法正确的是（ ）。 A: 周期为 20 B: 空比为1/4 C: 占空比为1/5 D: clk=1
- 4
时钟信号CLK在进程中为敏感信号,可用于检测CLK上升沿的语句有 A: IF CLK'EVENT AND CLK=‘1’ B: IF CLK'EVENT AND CLK=‘0’ C: IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D: IF rising_edge(CLK) E: IF CLK=‘1’ F: wait until CLK=‘1’