verilog HDL程序开始及结束的关键词是___________
A: begin end
B: module endmodule
C: entity end
D: begin endmodule
A: begin end
B: module endmodule
C: entity end
D: begin endmodule
举一反三
- 下面为某可变计数器的Verilog HDL代码，当A=1时，为7进制；当A=0时，为9进制。试补充完空白处代码。 module Alterable_Counter(A, clk, Q); input clk, A; output reg [3:0] Q; parameter N=7; parameter M=9; always @(posedge clk) begin if(A) begin if (__________) begin Q<=0; end else begin Q<=_______; end end else begin if (___________) begin Q<=0; end else begin Q<=Q+1; end end end endmodule
- Verilog HDL程序模块是以module开始，以endmodule结尾的。
- 下列Verilog HDL程序所描述电路是（）module ...? IN : 1bZ;endmodule
- 阅读下列两个程序,画出它们的逻辑图。module DFFI (Qa,Qb,D，CP); input D,CP; output reg Qa，Qb; always @ ( posedge CP) begin Qa= D; Qb= Qa; end endmodule
- 下面程序中，空1应填入（ ）。module result(data_in1,data_in2,data_out1,data_out2); ….（空1） data_out1,data_out2;task example; begin data_out1 <= data_in1 & data_in2; data_out2 <= data_in1 | data_in2; end endtaskalways @ (data_in1 or data_in2) example;endmodule