在Verilog代码中，关于if ... else语句的描述错误的是（ ）。
A: if ... else语句 是门级原始结构语句
B: if ... else语句 是过程语句
C: if ... else语句 不是连续赋值语句
D: if ... else语句 必须出现在always块中
A: if ... else语句 是门级原始结构语句
B: if ... else语句 是过程语句
C: if ... else语句 不是连续赋值语句
D: if ... else语句 必须出现在always块中
举一反三
- 下列选择结构中，结构不正确的是（ ） A: if(){语句; }else{ 语句;} B: if() 语句;else 语句; C: if(){语句;}else(){语句;} D: if(){语句;}if(){语句;}
- 在组合逻辑电路的设计中，下面哪些verilog HDL语句形式是可行的？ A: 条件语句：if…；else…； B: 条件语句：if…；else if…；else if…；else…； C: 多路分支语句： case（…）…；…；…；default：…;endcase D: 循环语句结构: for(…; …; …) statement; E: 条件语句：if…；
- 下面哪种if语句不属于Java语言： A: 只有“if”的语句 B: 只有“else”的语句 C: “if”-“else”语句 D: “if”-“else if”-“else”语句
- while循环语句和for循环语句使用else的区别是（ ）【多选题】 A: else语句和while循环语句一起使用，则当条件变为False时，执行else语句 B: else语句和while循环语句一起使用，则当条件变为True时，执行else语句 C: else语句和for循环语句一起使用，else语句块只在for循环正常终止时执行 D: else语句和for循环语句一起使用，else语句块只在for循环不正常终止时执行
- 【单选题】1. 下列属于双分支结构基本格式的一项是() (10.0分) A. if 表达式 : 语句块 1 else: 语句块 2 B. if 表达式 : 语句块 1; else: 语句块 2; C. if 表达式 语句块 1 else 语句块 2 D. if 表达式 语句块 1 else 语句块 2