Verilog的下列语句不能综合的是（）
A: for
B: always
C: initial
D: case
A: for
B: always
C: initial
D: case
C
举一反三
- Verilog的下列语句能综合的是（） A: initial B: repeat C: case D: while
- 能够对Verilog<br/>HDL的reg类型变量赋值的语句有()。(本题4分) A: initial B: always C: assign D: case
- Verilog硬件描述语言中，语句块包括？ A: always语句块 B: begin-end语句块 C: fork-join语句块 D: initial语句块
- 下列哪些语句不建议放入可综合RTL代码中？ A: for B: while C: initial D: always
- 已下列语句中属于不能综合的Verilog结构的有 。 A: initial B: repeat C: while D: wait
内容
- 0
在verilog HDL中，下列语句哪个不是条件语句？（ ） A: for B: if-else C: case D: casez
- 1
在verilog中，下列语句哪个不是分支语句？（） A: if-else B: case C: casez D: repeat
- 2
在Verilog中，下列语句哪个不是分支语句？（ ） A: if...else B: case C: casez D: repeat
- 3
在Verilog HDL语言中，下列语句哪个是循环语句？ A: if-else B: case C: casez D: repeat
- 4
在Verilog语句中，下列哪个不是分支语句（）。 A: if-else语句 B: case语句 C: casez语句 D: repeat语句