中国大学MOOC: 触发器对同步时钟信号的边沿敏感。只在时钟信号由0变1，或由1变0的边沿到来前后接受信号。
举一反三
- 中国大学MOOC: 触发器对时钟信号的边沿敏感。只在时钟信号由0变1，或由1变0的边沿到来前后接受信号。
- 触发器对时钟信号的边沿敏感。只在时钟信号由0变1，或由1变0的边沿到来前后接受信号。 A: 正确 B: 错误
- 用Verilog HDL设计同步清除的计数器时，在always语句的敏感参数表中( )。 A: 需要列出时钟信号和清除信号标识符的有效边沿 B: 只需要列出时钟信号标识符的有效边沿 C: 只需要列出时钟清除信号标识符的有效边沿 D: 只需要列出时钟清除信号或者时钟信号标识符的有效边沿
- 下列几种说法中错误的是（ ）。 A: 对于下降沿触发的JK触发器而言，只有当时钟下降沿到来、且J=K=0时，触发器才能实现保持功能，否则，其它任何时候都无法做到。 B: 具有异步清零端的边沿触发器，只要清零信号有效，触发器就可以回零，不需要等待时钟边沿到来。 C: 对于同步清零方式的边沿触发器，即使清零信号有效，但是没有有效的时钟边沿，触发器也不能实现回零。 D: 边沿T触发器翻转功能的实现，必须等有效时钟边沿到来，且T=1。
- 时钟触发器的触发信号的工作方式分为电平触发，脉冲触发，边沿触发三种。