初级veriloghdl中关于reg的问题reg[0:7]leddig;和reg[31:0]count;
举一反三
- verilogHDL中 reg[n-1:0] mema；与 reg mema [n-1:0] ；两个语句是相同的，都是定义了reg型变量mema。
- 要用VerilogHDL定义一个1KB的RAM空间，下列语句合适的是 A: reg [7:0] my_RAM[0:1023] B: reg my_RAM[0:1023] C: wire [7:0] my_RAM[0:1023] D: wire my_RAM[0:1023]
- 如果要对输出y(位宽为8位)在过程块always里赋值，下列定义正确的是（ ）。 A: output [7:0] y; B: output reg [7:0] y; C: output [7:0] y;reg y; D: output [7:0] y;reg [7:0] y;
- 指出下面信号的最高位和最低位。reg [1:0] SEL
- reg[7:0] mema[255:0]正确的赋值是（ ）