定义为reg寄存器型变量一定会在Verilog程序中映射出时序电路。
举一反三
- 在Verilog HDL语言中，定义为reg变量一定被综合为寄存器。
- 在Verilog HDL语言中，定义为reg变量一定被综合为寄存器。 A: 正确 B: 错误
- 在Verilog HDL的设计模块中，最常用的寄存器型变量是( )型变量。 A: reg B: nets C: reg和nets D: integer
- verilog HDL 中，定义寄存器变量的关键字为：（ ）
- 下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ） A: reg [1:5] areg; //areg为4位寄存器类型变量 B: reg [15:0] memory; //memory为16位寄存器类型变量 C: wire [3:0] sat; //sat为4位线网类型变量 D: reg [0:3] myreg; //myreg为4位寄存器类型变量