下面（ ）是循环移位寄存器的部分程序dout(4 DOWNTO 1)<=dout(3 DOWNTO 0); _______<=dout(4);
举一反三
- 要设计串行输入/8位并行输出的移位寄存器，关于端口定义正确的是（ ）。 A: module shift01(din,clk,rst_n,dout);input clk,rst_n;input din;output dout;...... B: module shift01(din,clk,rst_n,dout);input clk,rst_n;input [7:0] din;output dout;...... C: module shift01(din,clk,rst_n,dout);input clk,rst_n;input din;output [7:0] dout;...... D: module shift01(din,clk,rst_n,dout);input clk,rst_n;input [7:0] din;output[7:0] dout;......
- Yes, but I dout if it will come true. It never comes true.
- 下列哪一个不是Verilog的关键词： A: assign B: always@ C: reg D: dout
- 已知如下程序段 FOR i:= n DOWNTO 1 DO {语句1} BEGIN x:=x+1； {语句2} FOR j:=n DOWNTO i DO {语句3} y:=y+1; {语句4} END； 语句1 执行的频度为（__）；语句2 执行的频度为（__）；语句3 执行的频度为（__）；语句4 执行的频度为（__）。
- 若某端口定义为“CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);”，则CQ的数据类型为（ ）