假定T表示一级门延迟,一个异或门的延迟为3T,则8位全先行进位加法器的关键路径延迟为()。
A: 6T
B: 8T
C: 16T
D: 17T
A: 6T
B: 8T
C: 16T
D: 17T
举一反三
- 假设一个基本逻辑门延迟为T，4-bit超前进位加法器产生和的门延迟为：
- 若将探测时间、延迟时间、反应时间分别用T探测、T延迟、T反应表示，则三者之间应满足下面的时间关系（） A: （T探测 + T反应 ）= T延迟 B: （T探测 + T反应 ）＞ T延迟 C: （T探测 + T反应 ）≥ T延迟 D: （T探测 + T反应 ） ＜ T延迟
- 下列公式中（）是正确的。 A: T反应≧T探测+T延迟 B: T反应=T探测+T延迟 C: T反应≦T探测+T延迟
- 下列公式中（）是正确的。 A: AT反应≧T探测+T延迟 B: BT反应=T探测+T延迟 C: CT反应≦T探测+T延迟
- 一质点以周期T作简谐振动。t<br/>= 0时,该质点经过平衡位置并沿正向运动,则此后该质点第二次经过最大位移的二分之一处的时刻为() A: T/6 B: T/8 C: T/3 D: 5T/12 E: T/4 F: T/12 G: 7T/12 H: 3T/8 I: 5T/6 J: 3T/4