利用（ ）可以将VHDL程序进行编译、优化、转换和综合后得到网表文件。 A. 编译器 B. 仿真器 C. 综合器 D. 适配器
A: 编译器
B: 仿真器
C: 综合器
D: 适配器
A: 编译器
B: 仿真器
C: 综合器
D: 适配器
举一反三
- 将布线器/适配器所产生的VHDL网表文件送到VHDL仿真器中所进行的仿真,称为（ ）
- 在FPGA设计流程中，下列哪些是常用EDA工具：A. 设计输入器B. 仿真器C. 综合器D. 下载器（软件端）E. 适配器 A: 设计输入器 B: 仿真器 C: 综合器 D: 下载器（软件端） E: 适配器
- 将布线器/适配器所产生的VHDL网表文件送到VHDL仿真器中所进行的仿真,称为() A: 行为仿真 B: 功能仿真 C: 时序仿真
- ModelSim是那种EDA工具： A: 综合器 B: 下载器 C: 仿真器 D: 适配器
- ModelSim是那种EDA工具： A: 综合器 B: 下载器 C: 仿真器 D: 适配器