Verilog HDL进行逻辑电路建模时，输出信号可以是wire型，也可以为reg型。原因在于：输出信号是受本电路控制的，因此，输出可以根据实际需要定义为wire型或reg型。
举一反三
- Verilog HDL进行逻辑电路建模时，输入信号只能是wire型，不能为reg型，其原因在于：对于本电路而言，输入信号是外部给的，无法控制，因此输入只能是wire型。
- Verilog HDL语法中，代码output CO;reg CO;问CO的变量类型？ A: reg型 B: wire型
- Verilog语言规定的两种主要的数据类型分别是wire(或net)和reg。程序模块中输入，输出信号的缺省类型为reg。
- 中国大学MOOC: verilogHDL中对于变量的定义一般有wire和reg两种，若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是
- 在电路建模中，module的输出信号仅能定义为reg数据类型。