A: reg[15:0]mem[127:0];
B: reg[3:0]
b;
C: integer
i[3:0] ;
D: wire
[3:0] a;
举一反三
- 下列数组描述中不正确的代码是 （ ） A: Integer a [3:0] ； B: reg b [8:0]； C: integer c[4:0][0:63]； D: reg[8*8] d
- 下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ） A: reg [1:5] areg; //areg为4位寄存器类型变量 B: reg [15:0] memory; //memory为16位寄存器类型变量 C: wire [3:0] sat; //sat为4位线网类型变量 D: reg [0:3] myreg; //myreg为4位寄存器类型变量
- 要用VerilogHDL定义一个1KB的RAM空间，下列语句合适的是 A: reg [7:0] my_RAM[0:1023] B: reg my_RAM[0:1023] C: wire [7:0] my_RAM[0:1023] D: wire my_RAM[0:1023]
- 若有:int a[3][3]={{1},{2},{3}};则a[0][1]的值为( ). A: 0 B: 1 C: 2 D: 3<br/>1 0 0 <br/>2 0 0<br/>3 0 0
- 若有定义reg[3:0] a; a = 4’ b1001，则 a << 2 = ，a >> 2 =
内容
- 0
求下面矩阵的 Cholesky 分解 （다음 행렬의 Cholesky factorization을 구하시오）. \begin{bmatrix}<br/>1\ \,\, 3\ \,\, 7\\ <br/>3\ 10\ 26\\ <br/>7\ 26\ 75\\<br/>\end{bmatrix} A: \(U=\begin{bmatrix}<br/>1\ 3\ 7\\ <br/>0\ 1\ 5\\ <br/>0\ 0\ 1\\<br/>\end{bmatrix}\) B: \(U=\begin{bmatrix}<br/>1\ 2\ 7\\ <br/>0\ 3\ 5\\ <br/>0\ 0\ 1\\<br/>\end{bmatrix}\) C: \(U=\begin{bmatrix}<br/>1\ 3\ 7\\ <br/>0\ 2\ 5\\ <br/>0\ 0\ 1\\<br/>\end{bmatrix}\) D: \(U=\begin{bmatrix}<br/>1\ 3\ 1\\ <br/>0\ 1\ 5\\ <br/>0\ 0\ 7\\<br/>\end{bmatrix}\) E: \(U=\begin{bmatrix}<br/>1\ 2\ 7\\ <br/>0\ 3\ 1\\ <br/>0\ 0\ 1\\<br/>\end{bmatrix}\)
- 1
若i为整型变量，则以下循环执行次数是（）。[br][/br] for(i=2;i==0;) printf("%d",i--); A: 3 B: 4 C: 5 D: 0
- 2
请阅读下面的程序。[br][/br]public class Test {[br][/br]public static void main(String[] args) {[br][/br]int a = 0;[br][/br]int b = 0;[br][/br]for (int i = 1; i <= 5; i++) { A: = i% 2;<br>while (a-- >= 0) {<br>b++;<br>}<br>}<br>System.out.println("a=" + a + ",b=" + B: }<br>}<br>下列选项中,哪一个是正确的运行结果( )<br>A、a=8,b=-2<br>B、a=-2,b=8 C: a=3,b=0 D: a=0,b=3
- 3
下面代码段执行后，输出结果是（ ）。 inti = 0;[br][/br]if(i == 0){[br][/br] inti = 3;[br][/br]}[br][/br]printf("%d\n",i); A: 0 B: 2 C: 4 D: 1
- 4
reg[n-1:0]mema；与regmema[n-1:0]；是相同的，都是定义了reg型变量。