在测试程序TestBench中，对于输入信号需要定义为哪种类型？（）
A: wire
B: reg
C: 都可以
D: 不需要定义
A: wire
B: reg
C: 都可以
D: 不需要定义
举一反三
- 在测试程序TestBench中，对于测试输入信号需要定义为哪种类型？（）
- 关于Testbench，以下说法错误的是 A: Testbench也是一个Verilog模块 B: Testbench可以使用Verilog中的不可综合语句来产生输入激励 C: Testbench本身不需要定义输入输出信号 D: Testbench需要先综合再使用
- 中国大学MOOC: verilogHDL中对于变量的定义一般有wire和reg两种，若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是
- 在连续赋值语句中被赋值的变量应该定义为哪种数据类型( )? time|wire|以上均可|reg
- Verilog HDL进行逻辑电路建模时，输出信号可以是wire型，也可以为reg型。原因在于：输出信号是受本电路控制的，因此，输出可以根据实际需要定义为wire型或reg型。