模块名旁的括号及其内容称为“端口表”，括号中的内容就是此模块的所有端口信号名。
A: 正确
B: 错误
A: 正确
B: 错误
举一反三
- 下面（ ）是Verilog HDL模块的必须组成部分。 A: module 和 endmodule B: 模块名 C: 端口列表和端口声明 D: 模块功能描述
- I／O模块的设计中，通常会把模块的()与实际的测控端口对应起来，而且往往带有信号类型的信息。 A: 属性名 B: 对象名 C: 模块名 D: 地址
- 一个完整的模块包括：模块关键字和模块名、（ ）、端口定义和功能描述四部分。
- Verilog HDL中，对每一个模块进行代码编写时都必须对端口名进行说明。 A: 正确 B: 错误
- 2. 实体的语法格式是ENTITY 实体名 IS PORT( 端口名: 端口模式 数据类型 ; ... 端口名: 端口模式 数据类型 );END 实体名 ; A: 正确 B: 错误