在Verilog中宏定义‘define sum a+b+c，下列宏定义使用正确的是（ ）。
A: Out = sum + d;
B: Out = ‘sum + d;
C: Out = .sum + d;
D: Out = `sum + d;
A: Out = sum + d;
B: Out = ‘sum + d;
C: Out = .sum + d;
D: Out = `sum + d;
举一反三
- 在Verilog中定义了宏名 `define sum a+b+c 则下面宏名引用正确的是（ ）。 A: out = `sum+d; B: out = sum+d; C: out = ’sum+d; D: 都正确
- 在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是
- 在Verilog中定义了宏名`define sum a+b+c，下面宏名引用正确的是（） A: Q=’sum+d; B: Q=’sum+d; C: Q=`sum+d; D: 无法确定
- 在Verilog中定义了宏名`definesuma+b+c下面宏名引用正确的是（） A: out=’sum+d B: out=sum+d C: out=`sum+d D: 都正确
- 以下能正确定义一维数组的选项是（）。 A: int sum［］ B: C: define N 20int sum［N］; D: int sum［0,20］ E: int N=20;int sum［N］；