Verilog语言时钟信号上升沿触发为：_______________；下降沿触发为:_______________。
posedge#negedge
举一反三
内容
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边沿控制型触发器的触发方式为（ ） A: 可以是上升沿触发，也可以是下降沿触发 B: 可以是上升沿触发，也可以是下降沿触发 C: 上升沿触发 D: 下降沿触发 E: 可以是高电平触发，也可以是低电平触发 F: 可以同时是上升沿触发和低电平触发 G: 可以同时是高电平触发和下降沿触发
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边沿控制型触发器的触发方式为（） A: 可以是上升沿触发，也可以是下降沿触发 B: 可以是上升沿触发，也可以是下降沿触发 C: 上升沿触发 D: 下降沿触发 E: 可以是高电平触发，也可以是低电平触发 F: 可以同时是上升沿触发和低电平触发G、可以同时是高电平触发和下降沿触发
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集成触发器74LS73芯片的触发方式为（） A: 不受时钟控制 B: 上升和下降沿都有效 C: 时钟下降沿 D: 时钟上升沿
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按触发器触发方式的不同，触发器可分为（ ）。 A: 高电平触发和低电平触发 B: 上升沿触发和下降沿触发 C: 电平触发或边沿触发 D: 输入触发或时钟触发
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边沿控制触发的触发器的触发方式为（ ）。 A: 上升沿触发 B: 下降沿触发 C: 可以是上升沿触发，也可以是下降沿触发 D: 可以是高电平触发，也可以是低电平触发