在电路建模中，module的输出信号仅能定义为reg数据类型。
A: 正确
B: 错误
A: 正确
B: 错误
举一反三
- 在电路建模中，module的输出信号仅能定义为reg数据类型。
- Verilog HDL进行逻辑电路建模时，输出信号可以是wire型，也可以为reg型。原因在于：输出信号是受本电路控制的，因此，输出可以根据实际需要定义为wire型或reg型。
- Verilog语言规定的两种主要的数据类型分别是wire(或net)和reg。程序模块中输入，输出信号的缺省类型为reg。
- 在always块中被赋值的信号必须定义为reg型，这种说法是否正确 A: 正确 B: 错误
- reg:是寄存器数据类型的关键字，其表示一个抽象的数据存储单元。reg只能在和always中赋值。而reg在过程赋值语句中使用。reg型数据常用来表示always模块内的指定信号，代表触发器。通常在设计中要由always模块通过使用行为描述语句来表达逻辑关系。在always块内被赋值的每一个信号都必须定义为reg型。