补充下面4位二进制加法计数器设计module CNT4 (CLK, Q); input CLK; output [3: 0] Q; reg [3: 0] Q; always @ (posedge CLK) ———————— endmodule
A: Q1<=Q1+1;
B: Q<=Q+1;
C: Q<=Q-1;
D: Q1<=Q1-1;
A: Q1<=Q1+1;
B: Q<=Q+1;
C: Q<=Q-1;
D: Q1<=Q1-1;
举一反三
- 下列程序中的空格应为：。module CNT4 (CLK,Q);output [3:0] Q; input CLK;reg [3:0] Q ;always @(posedge ____)Q <;= Q+1 ;endmodule A: [3:1] B: CLK C: output D: Q
- 下面是一计数器的VerilogHDL程序，计数器的模（ ）。module Cnt4 (ClK, Q) ； output [3:0] Q ; input ClK ; reg[3:0] Q1; always @ (posedge CLK) Q1<=Q1+1; assign Q=Q1;endmodule A: 2 B: 4 C: 8 D: 16
- 基本锁存器module LATCH1(CLK,D,Q);output Q ; input CLK,D;reg Q;always @(D or ____) if(CLK) Q <= D;endmodule空格处应该填入： A: 1 B: 0 C: Q D: CLK
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]