A: CLK
B: Q1
C: D
D: A
举一反三
- 异步时序电路module AMOD(D,A,CLK,Q); output Q; input A,D,CLK; reg Q,Q1; always @(posedge CLK)Q1 <= ~(A | Q); always @(posedge ____ )Q <= D;endmodule空格处应该填入： A: CLK B: Q1 C: D D: A
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- 中国大学MOOC: module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入：
- module CNT4(CLK,Q); output [3:0] Q; input CLK; reg ____ Q1 ; always @(posedge CLK) Q1 = Q1+1 ; assign Q = Q1; endmodule 空格处应该填入： A: eg B: Q1 C: CLK D: [3:0]
内容
- 0
基本锁存器module LATCH1(CLK,D,Q);output Q ; input CLK,D;reg Q;always @(D or ____) if(CLK) Q <= D;endmodule空格处应该填入： A: 1 B: 0 C: Q D: CLK
- 1
基本锁存器module LATCH1(CLK,D,Q);output Q ; input CLK,D;reg Q;always @(D or ____) if(CLK) Q <= D;endmodule空格处应该填入： A: 1 B: 0 C: Q D: CLK
- 2
下列程序中的空格应为：。module CNT4 (CLK,Q);output [3:0] Q; input CLK;reg [3:0] Q ;always @(posedge ____)Q <;= Q+1 ;endmodule A: [3:1] B: CLK C: output D: Q
- 3
下面是一计数器的VerilogHDL程序，计数器的模（ ）。module Cnt4 (ClK, Q) ； output [3:0] Q ; input ClK ; reg[3:0] Q1; always @ (posedge CLK) Q1<=Q1+1; assign Q=Q1;endmodule A: 2 B: 4 C: 8 D: 16
- 4
下边程序实现上升沿触发的D触发器的功能，请在括号处将程序补充完整。（ ）module DFFl (ClK, D,Q) ; output Q ; input ClK , D ; （ ）； always @ (posedge ClK) Q <;= D ;endmodule A: reg Q B: posedge D C: posedge Q D: reg D