下列VerilogHDL程序所描述电路功能是（）moduleCircuit_A#(parameterN=8)(input[N-1:0]in0,in1,outputreggt,eq,lt);always@*begingt=0;eq=0;lt=0;if(in0>in1)gt=1;if(in0==in1)eq=1;if(in0 A: 8位数值比较器 B: 3/8线译码器 C: 8选1数据选择器 D: 8位加法器

那位数学天才知道：函数In0和In1等于多少?

在Verilog HDL中，为了完成具有优先功能的四-二编码器（功能表如图所示），[img=230x98]17da6e4d527e86b.png[/img]部分程序如下： always @(in3,in2,in1,in0) ________ 4’b0001：{F1,F0}=2’b00; 4’b001x：{F1,F0}=2’b01;4’b01xx：{F1,F0}=2’b10;4’b1xxx：{F1,F0}=2’b11;default：{F1,F0}=2’bxx; endcase空格处应填（ ） A: casex({in3,in2,in1,in0}) B: casex(in3,in2,in1,in0) C: case(in3,in2,in1,in0) D: case({in3,in2,in1,in0})

以下哪一组引脚是ADC0809的模拟输入通道？ A: IN0~IN7 B: ADDA、AADB、ADDC C: EOC D: ALE

ADC0809的( )引脚有效时,C,B,A引脚的输入会进入内部的地址锁存与译码器,译码的结果选中IN0~IN7中的一个通过8路模拟开关。

238.已知二值医学图像IA=[0()0()0()0()0;()0()0()1()1()0;()0()0()1()1()0;()0()0()0()0()0;()0()0()0()0()0],结构元素IB=[0()1()0;()1()1()1;()0()1()0],()结构元素IB对应的坐标是[(-1,-1)(-1,0)(-1,1):(0,-1)(0,0)(0,1);(1,-1)(1,0)(1,1)],则用结构元素IB对图像IA腐蚀后的图像IC是()。A.()[0()0()0()0()0;()0()0()0()0()0;()0()0()0()0()0;()0()0()0()0()0;()0()0()0()0()0]B.()[0()0()0()0()0;()0()0()11()0;()0()0()0()1()0;()0()0()0()0()0;()0()0()0()0()0]C.()[0()0()0()0()0;()0()0()1()0()0;()0()0()1()1()0;()0()0()0()0()0;()0()0()0()0()0]D.()[0()0()0()0()0;()0()0()0()1()0;()0()0()0()1()0;()0()0()0()0()0;()0()0()0()0()0]

‍对HDB3码-1000+100-1000-1+1000+1-1+1-100-1+1-1进行译码，结果是（ ）。‌ A: 1 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1 B: 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 0 1 C: 1 0 1 0 1 0 0 1 0 0 0 0 1 1 0 0 0 1 1 0 0 0 0 1 1 D: 1 0 0 0 1 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 1 1

执行eye(3,5)后，其结果是（ ） A: ans = <br> 1 0 0 0 1 0 0 0 1 B: ans = <br> 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 C: ans = <br> 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 D: ans = <br> 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0

编写程序，创建下列10*10的数组，数组边界全为1，里面全为0。 [[1 1 1 1 1 1 1 1 1 1] [1 0 0 0 0 0 0 0 0 1] [1 0 0 0 0 0 0 0 0 1] [1 0 0 0 0 0 0 0 0 1] [1 0 0 0 0 0 0 0 0 1] [1 0 0 0 0 0 0 0 0 1] [1 0 0 0 0 0 0 0 0 1] [1 0 0 0 0 0 0 0 0 1] [1 0 0 0 0 0 0 0 0 1] [1 1 1 1 1 1 1 1 1 1]]

根据下列真值表，采用case语句描述一个8-3编码器,输入信号：x[7..0]时，输出y[2..0]。 输入X 输出Y X0 X1 X2 X3 X4 X5 X6 X7 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1