Verilog设计模块中,输入端口和双向端口不能定义为reg类型。______
举一反三
- Verilog HDL的模块端口定义用来声明电路设计模块的( )端口。 A: 输入 B: 输出 C: 双向 D: 全部输入/输出
- Verilog模块的端口包括（ ）。 A: 输入端口input B: 输出端口output C: 双向端口inout D: 缓冲端口buffer
- 所设计模块的端口有输入端口和输出端口，那么输出端口的数据类型可以是哪些定义？ A: reg B: wire C: integer D: real
- verilog HDL 中，定义输入端口的关键字为：（ ）;定义输出端口的关键字为：（ ）
- 所设计模块的端口调用了一个模块，被调用模块有输入端口和输出端口，那么被调用模块的输入端口可以接收哪些数据类型信号？ A: wire B: reg C: parameter D: time