所设计模块的端口调用了一个模块，被调用模块有输入端口和输出端口，那么被调用模块的输入端口可以接收哪些数据类型信号？
A: wire
B: reg
C: parameter
D: time
A: wire
B: reg
C: parameter
D: time
举一反三
- 所设计模块的端口有输入端口和输出端口，那么输出端口的数据类型可以是哪些定义？ A: reg B: wire C: integer D: real
- Verilog设计模块中,输入端口和双向端口不能定义为reg类型。______
- Verilog HDL的模块端口定义用来声明电路设计模块的( )端口。 A: 输入 B: 输出 C: 双向 D: 全部输入/输出
- 模块的端口类型有_______________端口、____________端口和_____________端口
- 关于Verilog HDL中的模块调用，下列说法错误的是（ ） A: 在模块调用时，端口可以采用顺序相对应和形参实参相对应两种方式 B: 在模块调用时，端口是两个模块联系的通道 C: 在语句“Mydesign design(port1,port2)；”中，被调用的模块名称为Mydesign D: 在模块调用时，必须严格按照模块定义的端口顺序来连接