模块中的输入/输出信号类型缺省为wire型。
举一反三
- Verilog语言规定的两种主要的数据类型分别是wire(或net)和reg。程序模块中输入，输出信号的缺省类型为reg。
- 在模块中如果没有明确地说明输入、输出端口的数据类型，则其缺省值是位宽为1位的wire型变量。
- Verilog HDL中的端口类型包括（ ）。 A: 输入 B: 输出 C: 输入/输出 D: wire
- Verilog HDL进行逻辑电路建模时，输出信号可以是wire型，也可以为reg型。原因在于：输出信号是受本电路控制的，因此，输出可以根据实际需要定义为wire型或reg型。
- 所设计模块的端口调用了一个模块，被调用模块有输入端口和输出端口，那么被调用模块的输入端口可以接收哪些数据类型信号？ A: wire B: reg C: parameter D: time